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基于FPGA的高压变频器脉冲信号编码技术的算法实现

类型：	【软件】	上传：	2013-1-16 11:54:56	大小：	111KB
说明：	摘要：随着高压变频器在工业领域应用的普及，用户对装置的运行性能及产品工艺提出了更高的要求。这要求变频器生产厂家不仅要保证产品质量及运行的稳定性，而且在产品工艺方面做到更加完美。提高产品的工艺性及外观观赏性，就应做到保证产品实现同样的功能，对软件控制方式实现优化以减少硬件资源投入。本文将通过对脉冲信号编码技术的详细分析，来说明高压变频器脉冲信号传输编码技术的实现。　　关键词：高压变频器；脉冲编码技术；FPGA 　　Key words: high-voltage inverter； Pulse Coding； FPGA 　　高压变频器正常运行过程中，控制系统和被控制对象需要传输线做大量的数据交换，控制信号一般是通过光纤传输到被控制的高压开关器件(如IGBT驱动信号等)，控制信号的种类及功能比较多，如果采用一对一的传送方式，那么需要大量的光纤作为传送信号媒介。这样比较浪费硬件资源，同时对产品的结构及生产工艺提出更高要求。如果对信号进行编码，通过编码技术把不同的信号编写成不同频段的信号加以区分，通过一根光纤可以发送多种信号，这样既节省了硬件资源，同时也降低了生产和加工的要求。　　现国内生产的高压变频器大多采用功率单元串联叠加，VVVF控制方式。这种方式适合于大多数风机及泵类负载，在冶金、水处理及电厂等大多数用户采用6KV或10KV三相交流异步电动机。高压变频器输出电压主要包括6KV和10KV两种。6KV大多采用6单元串联方式，其拓扑结构如图1中a)所示A、B、C三相各6个功率单元，每个功率单元输出电压为577V，相电压UAO = UBO = UCO =3464V，线电压UAB = UBC = UCA =6000V。10KV采用9单元串联方式。如图1中b)所示A、B、C三相各9个功率单元，每个功率单元输出电压为641V，相电压UAO = UBO = UCO =5773V，线电压UAB = UBC = UCA =10000V。　　高压变频器基本工作方式，是由控制单元中的DSP经过复杂数据运算产生一些数据量，这些数据通过总线传送到FPGA中，由FPGA经过逻辑运算及时序运算产生控制信号，经过编码后，再进行电光转换，把电信号转换成了光信号，通过光纤传送到功率单元中，功率单元接收到光信号，进行光电转化，再进行信号解码，把此信号作为控制信号来控制功率单元工作。　　信号优先级的选择主要通过逻辑电路来实现，如图3所示，在FPGA中利用Altera的quartusII软件的图形化的设计方案。输入信号包括3个gcm_1、gcm_2、gcm_3，输出信号包括3个gcm_11、gcm_22、gcm_33。此逻辑电路可以实现的功能是，输出信号gcm_11只要gcm_1高电平有效即满足条件输出。输出信号gcm_22只有gcm_2高电平有效同时满足gcm_1为低电平才可满足条件输出。输出信号gcm_33只有gcm_3高电平有效同时满足gcm_1和gcm_2同时为低电平才可满足条件输出。因此实现了优先级gcm_1gcm_2gcm_3。　　信号优先级的选择仿真波形如图4所示，从仿真波形可以看出，当输入信号gcm_1高电平有效，输出信号gcm_11立刻变为高电平。当输入信号gcm_2高电平有效，同时gcm_1为低电平，输出输出信号gcm_22立刻变为高电平。当输入信号gcm_3高电平有效，同时gcm_1、gcm_2为低电平，输出输出信号gcm_33立刻变为高电平。　　通过仿真验证了，此逻辑电路可实现信号优先级的选择。比如在控制信号中，停止信号优先级就应大于启动信号，只要发停止信号，系统就执行停机功能。只有当所有条件都具备，启动才可以执行。　　3.3 数据信号分频器的实现　　在FPGA中利用Altera的quartusII软件的图形化设计方案，Verilog HDL语言编写子程序，如图5所示gcm_fp为数据信号分频器程序图形。数据信号分频器输入信号包括时钟、清零、使能3个，输出为数据量q[5..0]和脉冲信号d。　　3.4 延时滤波器的实现　　延时滤波器输入信号包括时钟和使能信号，输出包括数据量q[5..0]和脉冲信号d。在FPGA中利用Altera的quartusII软件的图形化设计方案，Verilog HDL语言编写子程序，如图7所示gcm_ys为延时滤波器程序图形。延时滤波器主要是对控制信号进行滤除毛刺处理，防止干扰信号影响系统工作。　　如图8所示，利用ModelSim软件仿真的延时滤波器仿真波形，当时钟信号为50ns、ena高电平有效时。输出的信号d，如果ean由低跳变到高时，先进行滤波再使能，这样有效滤除因按键或系统干扰带来的毛刺现象。保证系统正常运行。　　3.5 编码选通及PWM信号生成　　高压变频器信号编码机PWM输出如图8所示，在FPGA中利用Altera的quartusII软件的图形化设计方案，Verilog HDL语言编写子程序。图中输入信号包括时钟、清零信号、信号1、信号3，输出信号为pwm01。　　信号1经过分频处理变为信号2，当信号3使能，信号2和时钟同步输出。信号3经过延时滤波及分频处理，在和时钟同步输出，同时信号3作为信号2的选通使能端。这样保证他们在不同时钟输出，防止信号冲突。　　如图9所示，利用ModelSim软件仿真的编码选通及PWM信号仿真波形，从波形中看出，当输入信号3有效后，输出信号pwm01为输入信号3经过编码后的脉冲信号。当输入信号1有效后，输出信号pwm01为输入信号1经过编码后的脉冲信号。他们在时间上互不影响，脉冲频率不同，在被控制端进行相应的解码，即可对输入信号1和输入信号3进行执行。[url= http://www.whtlhgdq.com/]串联谐振[/url] 串联谐振 [url= http://www.whtlhgdq.com/]直流电阻测试仪[/url] 直流电阻测试仪 [url= http://www.whtlhgdq.com/]电缆故障测试仪[/url] 电缆故障测试仪 [url= http://www.whtlhgdq.com/]继电保护测试仪[/url] 继电保护测试仪 [url= http://www.whtlhgdq.com/]开关测试仪[/url] 开关测试仪

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